十多年来，电路与体系尺寸、庞杂性和运转速率都获得了极大改良。跟着体系级芯片(SOC)操纵增添，电子设想各局部与现实天下接洽加倍慎密，因此对PCB数字和摹拟旌旗灯号仿真也提出了愈来愈多请求。

设想工程师所需斟酌不只仅是SOC，还须斟酌统一体系内多个芯片若何经由进程多种手艺调和共同来完成响应功效，因此除夹杂旌旗灯号以外，题目还触及到光学、水力学、机电学、传感器和鼓动勉励器等多种手艺。

别的，常识产权(IP)操纵体例也应予以斟酌。曩昔，IP因此封装好组件情势被设想工程师接纳。对半导体设想工程师而言，它是一种晶体管级原始单位。此刻，经由进程数字HDL(VHDL和Verilog)完成软IP情势数字IP已呈现。

基于此，仿真手艺接纳岂但能光鲜明显进步设想品质，并且还可大大下降产物面市时候。在数字方面，Verilog和VHDL供给了很好从门级到行动级描写仿真和建模计划；在摹拟方面，持久以来各类情势Spice已获得普遍操纵，但其首要毛病谬误是没法知足高等建模须要。

仿真规范题目在于业界规范太多， SOC和IP开辟体例存在差别的地方，设想职员可以或许或许须要把握一切规范。虽然操纵现有点处置计划，从仿真角度看，这个题目可以或许或许处置，但斟酌到时候和手工分别难度，这有可以或许或许是使人感应疾苦进程。操纵开放布局发生单内核可为夹杂旌旗灯号、夹杂说话和撑持体系设想夹杂级仿真环境成立供给一种抱负处置计划。

夹杂旌旗灯号题目

为了处置夹杂旌旗灯号题目，大局部EDA供给商接纳一种协同仿真体例，经由进程一个“底板”将仿真器毗连起来。有些可撑持多个仿真引擎毗连，但大局部却只能毗连一个摹拟仿真器和一个数字仿真器。虽然底板可供给两个仿真器间同步功效，但该体例却轻忽了夹杂旌旗灯号建模首要题目，迫操纵户野生地在两个仿真器间停止夹杂旌旗灯号模子分别。Analogy公司接纳与众差别体例，经由进程成立一个包罗了数字和摹拟算法夹杂旌旗灯号仿真内核，从而处置了内核夹杂旌旗灯号边境题目。

但任何事物都不会一成稳定。真正夹杂旌旗灯号说话规范，如VHDL-AMS和Verilog-AMS及其纯数字版本，并不只仅请求增添一个仿真器，而是须要一种新思惟体例。任何现实处置计划都必须撑持多种说话。设想者可从多种来历获得模子/设想且须将它们用于设想当中。固然，在一个底板上操纵多个仿真引擎可以或许或许处置题目，但如许本钱很高。

处置这个题目佳计划是成立开放仿真环境，其内部有一个单核仿真引擎。接纳这个计划，单一内核就可以或许有用地处置设想中摹拟和数字局部题目且使它们坚持完整同步。可是，这个内核应当可以或许或许撑持多种描写说话，包含VHDL-AMS规范、Verilog-AMS、MAST和Spice等现有说话。它也应当便于新说话和规范彼此共同。经由进程大学研讨机构和专业三方公司主动到场，这类开放仿真环境岂但可改良机能，并且也有助于掩护之前投资。

接纳一个单内核仿真引擎可撑持多种说话，可是仍有题目，此中之一便是VHDL-AMS说话不对仿真算法完成作任何划定，并且好处置计划也须要时候点同步和旌旗灯号接口以坚持根基速率和精度上风。

人们已测验考试操纵各类体例来处置这一题目。一种体例是强迫实行极小摹拟时候步进(time-step)，以保障获得一个足以靠近数字门输出阈值摹拟解，其*近水平可以或许或许由一个用户偏差节制软件(user error control)来设置。这个体例题目在于速率慢，因为仿真内核摹拟局部有很高任务负荷，其取整偏差(rounding error)高，使得极限点很难切确*近。在高频设想中，即便1ns偏差都是很大偏差。

二种体例是接纳数字数学引擎来节制时候步进，并且强迫摹拟求解机(analog solver)为每个数字事务求出一个谜底。这一体例标明摹拟计划不再是偏差无限或受时候步进展望节制，因此也不切确。并且接纳这类体例也不可以或许或许用封锁反应环对设想停止阐发。对高度反应电路来讲，常常须要在统临时候点上停止摹拟和数字间反复迭代以获得准确成果。

时候后向跟踪

有用体例是接纳一种摹拟时候后向跟踪(backtracking)机理。若是摹拟求解机检测到它放过了一个主要数字点时，就抛却方才获得解，顿时前往到前临时候点以保障对准确同步点停止展望。

单内核体例还须可以或许或许将转换Hyper模子拔出到摹拟和数字间边境，并可拜候现有模子扩大库。可是除模子转换以外，仿真器还需对边境停止寻址，因为模子转换时引入了额定提早。

那些在夹杂旌旗灯号设想中接纳规范数字仿真器公司在处置这一额定提早时会比拟坚苦，因为只要调剂规范数字算法才能处置题目。只要数字门起头变更后，转换模子才起头任务。因为转换模子是摹拟转换，旌旗灯号具备时实回升沿，因此存在一个附加提早。为了对这类环境停止校订，数字算法必须晓得转换模子任务状态并调剂其内部时延。

如前所述，与单内核一样主要是一个开放布局。比方，Analog已宣布了其处置计划详细规范。AIRE扩大版本可用于将说话编译器从其说话内核平分离出来。这将使得编译手艺复用成为可以或许或许，并且鼓动勉励新东西如体系设想说话开辟，可由三方供给商在新内核之上完成。AIRE今朝撑持VHDL-AMS、MAST和Spice，未来它还会撑持Verilog-AMS。有了操纵编程接口(API)，它另有可以或许或许撑持对仿真内核节制功效间接拜候，并撑持别的仿真器编程接口规范，如Verilog's PLI 2.0。另外，别的东西如用于夹杂旌旗灯号测试Testify、夹杂旌旗灯号统计阐发东西Inspecs和设想优化东西也能经由进程该接口毗连。