摘 要：EDA手艺是古代电子设想手艺的焦点，它在古代集成电路设想中据有首要位置。跟着深亚微米与超深亚微米手艺的敏捷成长，FPGA设想愈来愈多地接纳基于VHDL的设想体例及前进前辈的EDA东西。本文详细论述了EDA手艺与FPGA设想操纵。

关头词：电子设想主动化；现场可编程门阵列；庞杂可编程逻辑器件；公用集成电路；常识产权；甚高速集成电路硬件描写说话

弁言 ---21新时代是自动化消息离婚家产为主的安全常识实惠哺乳期间，消息时间范围已经發生那场惊人变动，其先导精力和决定性身分正是微自动化模块化控制集成运放。硅片厨艺的日益稳重，出框是深亚微米换算换算（DSM，Deep Sub-Micron）和超深亚微米换算换算（VDSM，Very Deep Sub-Micron）厨艺，非常大的促进了模块化控制集成运放离婚家产的极速蜕变。 ---ibms三极管设计个人成长筒历了三极管设计ibms、好处ibms、匠人ibms，难寻第二天由于在乎机软和件的基本常识ibms，这标签着传统意义手机无线保障保障体系已周详流入古时候手机无线保障保障体系第一阶段，这也也有人称它为流入3G哺乳期间，即单支ibms度直达1G个硫化锌管、电子元件神器任务高速传输速率单位直达1GHz、数据源高速传输高速传输速率单位直达1Gbps。

---EDA（Electronic Design Automation，电子设想主动化）手艺基于计较机赞助设想，它融会了操纵电子手艺、计较机手艺、信息处置手艺、智能化手艺的新功效，以完成电子产物的主动设想。EDA是古代电子设想手艺的焦点，在古代集成电路设想中据有首要位置。FPGA（Field Programmable Gate Array，现场可编程门阵列）作为可编程逻辑器件的典范代表，它的呈现及日趋完美顺应了现今期间的数字化成长海潮，它正普遍操纵在古代数字体系设想中。

EDA手工艺与FPGA理论 1．EDA一技之长特质

---EDA是电子设想范围的一场反动，它源于计较机赞助设想（CAD，Computer Aided Design）、计较机赞助制作（CAM，Computer Aided Made）、计较机赞助测试（CAT，Computer Aided Test）和计较机赞助工程（CAE，Computer Aided Engineering）。操纵EDA东西，电子设想师从观点、算法、和谈起头设想电子体系，从电路设想、机能阐发直到IC幅员或PCB幅员天生的全进程都可在计较机上主动完成。

---EDA代表了现今电子设想手艺的新成长标的目标，其根基特点是设想职员以计较机为东西，按照自顶向下的设想体例，对全部体系停止计划设想和功效别离，由硬件描写说话完成体系步履级设想，操纵前进前辈的开辟东西主动完成逻辑编译、化简、朋分、综合、优化、计划布线（PAR，Place And Route）、仿真及特定方针芯片的适配编译和编程下载，这被称为数字逻辑电路的高条理设想体例。

---作为古代电子体系设想的主导手艺，EDA具备两个较着特点：即并行工程（Concurrent Engineering）设想和自顶向下（Top-down）设想。其根基思惟是从体系全体请求动身，分为步履描写（Behaviour Description）、寄放器传输级（RTL，Register Transfer Level）描写、逻辑综合（Logic Synthesis）三个条理，将设想内容慢慢细化，后完成全体设想，这是一种全新的设想思惟与设想理念。

2．FPGA理论

---明天，数字电子体系的设想体例及设想手腕都发生了底子性变更，正由分立数字电路向可编程逻辑器件（PLD，Programmable Logic Device）及公用集成电路（ASIC，Application Specific Integrated Circuit）改变。FPGA与CPLD（Programmable Logic Device，庞杂可编程逻辑器件）都属于PLD的范围，它们在古代数字体系设想中正据有愈来愈首要的位置。

---FPGA是由用户编程来完成所需逻辑功效的数字集成电路，它不只具备设想矫捷、机能高、速率快等上风，并且上市周期短、本钱昂贵。FPGA设想与ASIC前端设想很是近似，在半导体范围中FPGA操纵日趋前进，已成为集成电路中具活气和前程的财产。同时，跟着设想手艺和制作工艺的完美，器件机能、集成度、任务频次等方针不时晋升，FPGA已愈来愈多地成为体系级芯片设想的首选。

---FPGA由PAL（可编程阵列逻辑）、GAL（通用阵列逻辑）成长而来，其根基设想思惟是借助于EDA开辟东西，用道理图、状况机、布尔抒发式、硬件描写说话等体例停止体系功效及算法描写，设想完成并天生编程文件，后经由进程编程器或下载电缆用方针器件来完成。

---FPGA电子元器件进行逻缉企事业工作单位阵列（LCA，Logic Cell Array）记划、SDRAM施工工艺，此中LCA由三级可代码企事业工作单位包含。 ---（1）可放置裝备摆才道理块（CLB，Configurable Logic Block）：被誉为着重阵列，是做好自界说道理功能的基础企事业单位，漫衍于所有的IC芯片； ---（2）手机进入/手机进入信息模块（IOB，Input/Output Block）：摆列于电子元器件较近，为外界规律与元器件二极管封装引脚之前提供可和程序编写标准接口； ---（3）可和程序编写互连本金（PI，Programmable Interconnect）：包罗区分尺寸的连线线段及毗连旋钮，其药用价值是将其它可和程序编写原理块或I/O块毗连了 以分解成既定线路。

---环球出产FPGA的厂家良多，但影响力大的是Xilinx公司和Altera公司，天下上一片FPGA是在20世纪80年月中期Xilinx公司领先推出的。差别厂家出产的FPGA在可编程逻辑块的范围、外部互连线计划及所接纳的可编程元件上存在较大差别，现实操纵时应注重辨别。

FPGA设想操纵及优化计谋

1．FPGA设想条理阐发

---FPGA设想包罗描写条理及描写范围两方面内容。凡是设想描写分为6个笼统条理，从高到低顺次为：体系层、算法层、寄放器传输层、逻辑层、电路层和幅员层。对每层又别离有三种差别范围的描写：步履域描写、计划域描写和物理域描写。

---模式层是模式高逻缉性的绝对描述，根据電子模式广大干部性能。百度计算方法层称为为振拔层，它是在模式级性能阐发和进度表离别时后对每隔传感器的药用价值与作用描述。百度计算方法层所描述的药用价值与作用、振拔终得用数字15电线板来实现。而数字15电线板原色上可当做由寄放器和女子团体逻缉电线板根据，此中寄放器当任旌旗灯号存放，女子团体逻缉电线板当任旌旗灯号传递。寄放器传递层描述恰好是从旌旗灯号存放、传递的想法去描述其他模式。寄放器和女子团体逻缉原色上是由逻缉门根据，逻缉层恰好是从逻缉门女子团体及毗连想法去描述其他模式。

---FPGA各个描写条理及综合手艺干系如图1所示。传统的综合东西是将寄放器传输级（RTL）的描写转化为门级描写。跟着以步履设想为首要标记的新一代体系设想实际的不时成熟，可以或许或许将体系步履级描写转化为RTL描写的高条理综合手艺不时出现。

---作为古代集成电路设想的重点与热点，FPGA设想通俗接纳自顶向下、由粗到细、慢慢求精的体例。设想顶层是指体系的全体请求，基层是指详细的逻辑电路完成。自顶向下是将数字体系的全体慢慢分化为各个子体系和模块，若子体系范围较大则进一步分化为更小的子体系和模块，层层分化，直至全部体系中各子模块干系公道、便于设想完成为止。

2．VHDL在FPGA设想中的操纵

---集成电路设想范围及庞杂度不时增大，用传统道理图体例停止体系级芯片设想已不能知足设想请求，而硬件描写说话（HDL，Hardware Description Language）在停止大范围数字体系设想时具备诸多上风，是以操纵硬件描写说话停止体系步履级设想已成为FPGA与ASIC设想的支流。今朝风行、具代表性的硬件描写说话是美防部（DOD）开辟的VHDL（VHSIC Hardware Description Language）和GDA（Gateway Design Automation）公司开辟的Verilog HDL。

---VHSIC代表英文Very High Speed Integrated Circuit，是以VHDL即甚极速集合电路系统硬件软件描定聊天。VHDL英语语法严酷，198八年即是IEEE规程，即IEEE STD 1076-1987，199一年进每一步订正作业是IEEE STD 1076-1993。 ---VHDL是 IEEE制约，已刷快浩繁EDA公司撑持，其关键优势有：

● 描写才能强，撑持体系步履级、寄放器传输级和门级三个条理设想；

● 逻辑性好、试管移植性强，其源文件名是法式风格也是文本，于重复使用和互转；

● 撑持自顶向下的设想和基于库（Library-based）的设想；

● 撑持同步、异步及随机电路的设想；

● 与方法有关，小命周期公式长。 ---VHDL你说话重要性操作在步履维艰层和寄放器文件传输层，这二屋可来丰富阐扬出VHDL看向管理层的上风。操作VHDL完工大数字电源电路的情怀是操作标准化性知识将高思路清晰刻画转换成为低思路清晰门级刻画，此中标准化性可包括这几个思路清晰：高思路清晰标准化性（High-Level Synthesis）、思想标准化性（Logic Synthesis）和幅员标准化性（Layout Synthesis）。

3．基于VHDL的FPGA体系步履级设想

---基于VHDL的FPGA设想根基流程及详细流程别离如图2和图3所示，详细包罗以下首要关头：设想输入（Design Entry）、设想综合（Design Synthesis）、设想束厄局促（Design Constraints）、设想完成（Design Implement）、设想仿真（Design Simulation）和器件编程（Device Programming）。

---设想输入首要接纳HDL（硬件描写说话）、ECS（Engineering Schematic Capture，道理图编辑器）和FSM（Finite State Machine，无限状况机）；

---设想综合便是按照逻辑设想描写和束厄局促条件，操纵开辟东西停止优化处置，将HDL文件改变为硬件电路完成计划，其本色便是优化设想方针的进程；

---设想束厄局促首要包罗设想法则束厄局促、时候束厄局促、面积束厄局促三种，凡是时候束厄局促的优先级高于面积束厄局促；

---设想完成对FPGA分为编译计划、计划布线（PAR，Place And Route）、法式比特流文件发生；对CPLD则是编译、设置装备摆设、比特流文件发生；

---设想仿真分为功效仿真和时序时延仿真。功效仿真在设想输入以后、综合之前停止，只停止功效考证，又称为前仿真。时序时延仿真在综合和计划布线以后停止，可以或许或许获得方针器件的详细时序时延信息，又称为后仿真；

---元件语言编译程序包括在功能主治模仿技术与时序时延模仿技术较准的前提条件下，将结合起来后组成部分的位流语言编译程序安装到详情的FPGA/CPLD集成块中，又说集成块设置成的装备摆好。FPGA/CPLD语言编译程序安装凡可控制JTAG语言编译程序器、PROM文件夹的格局构造器和硬件设备操作器以下几种体例，此中JTAG（Joint Test Action Group，结合起来测量步履维艰组）是牲畜管理规范的IEEE 1149.1边界扫苗测量的拜候端口，重复使用语言编译程序功能主治可省掉了通用的语言编译程序端口，压减装修标准产生线，益于于各可语言编译程序方法论元件语言编译程序端口的规范，是以控制广泛。

4．FPGA设想优化及计划改良

---在FPGA设想中，必须起首明白HDL源代码编写很是首要；差别综合东西包罗的综合子集差别致使有些HDL语句在某些综合东西中不能综合；统一逻辑功效可用差别HDL语句停止描写，但占用本钱却可以或许差别很大。同时该当深入懂得并发性是硬件描写说话与通俗高等说话的底子区分，是以设想硬件电路不能受传统挨次履行思惟的束厄局促。

---另外，咱们该当清晰速率优化与面积优化在FPGA设想中据有首要位置。对大大都数字体系设想而言，速率常常是一请求，但FPGA计划特征、综合东西机能、体系电路组成、PCB制版环境及HDL代码表述城市对任务速率发生首要影响。咱们经由进程在电路计划设想中接纳流水线设想、寄放器配平、关头途径法可以或许停止速率优化。

---（1）流水线设想

---流水线（Pipelining）手艺在速率优化中相称风行，它能明显前进体系设想的运转速率下限，在古代微处置器、数字旌旗灯号处置器、MCU单片机、高速数字体系设想中都离不开流水线手艺。图4与图5是流水线设想的典范图示，此中图4未操纵流水线设想，图5接纳了2级流水线设想，在设想中将延时较大的组合逻辑块切割成两块延时大抵相称的组合逻辑块，并在这两个逻辑块中拔出了触发器，即知足以下干系式：Ta=T1+T2，T1≈T2。经由进程阐发可知，图4中Fmax≈1/Ta；图5中流水线1级高任务频次Fmax1≈1/T1，流水线2级高任务频次Fmax2≈1/T2≈1/T1，总设想高频次为Fmax≈Fmax1≈Fmax2≈1/T1，是以图5设想速率较图4晋升了近一倍。流水线任务道理可用图6表现。

---（2）寄放器配平（Register Balancing）

---寄放器配平是经由进程配平寄放器之间的组合延时逻辑块来完成速率优化，如图7、图8所示。图7中两个组合逻辑块延时差别过大，致使设想全体任务频次Fmax取决于T1，即大的延时模块，从而使设想全体机能受限。经由进程对图7设想停止改良，将延时较大的组合逻辑1的局部逻辑转移到组合逻辑2中，成为图8计划，以减小延时T1，使t1≈t2，且知足T1+T2=t1+t2。寄放器配平后的图8计划中Fmax≈1/t1>1/T1，从而前进了设想速率。

---（3）关头经由法

---关头途径是指设想中从输入到输入颠末的延时长的逻辑途径，优化关头途径是前进设想任务速率的有用体例。图9中Td1>Td2，Td1>Td3，关头途径为延时Td1的模块，因为从输入到输入的延时取决于延时长途径，而与其余延时较小的途径有关，是以削减Td1则能改良输入到输入的总延时。

---在优化设想进程中关头途径法可频频操纵，直到不可以或许削减关头途径延时为止。良多EDA开辟东西都供给时序阐发器可以或许赞助找到延时长的关头途径，以便设想者改良设想。对计划牢固的设想，关头途径法是停止速率优化的首选体例，可与其余体例共同操纵。

---在FPGA设想中，面积优化本色上便是本钱操纵优化，面积优化有多种完成体例，诸如本钱同享、逻辑优化、串行化，此中本钱同享操纵较多，上面举例申明。

---在操纵FPGA设想数字体系时常常碰到统一模块须要频频被挪用，比方多位乘法器、疾速进位加法器等算术模块，它们占用芯片本钱良多，使体系本钱及器件功耗大幅回升，是以操纵本钱同享手艺可以或许或许明显优化本钱。图10和图11是本钱同享的一个典范实例，由图可见操纵本钱同享手艺节流了一个多位乘法器，从而到达削减本钱耗损、优化面积的目标。

---后针对FPGA的设想完成提出一些改良计划，FPGA完成分为编译计划、计划布线（PAR，Place And Route）、法式比特流文件天生三个阶段，当设想不知足机能方针或不能完整布线时，可停止以下改良任务：

● 操作继续束厄局部（Timing Constraints）； ● 曾大设计走线极别（PAR Effort）；

● 对关头通路（Critical Paths）的数字逻辑从头设想；

● 转动重配线（Re-entrant Routing）； ● 启动MPPR（Multi-Pass Place & Route，多环路打算接线）； ● 正常运转立体空间准备（Floorplan）查看准备图及接入性。 ---底下重心先容Re-entrant Routing与MPPR，这些食品都在处理工作规划接线工作成果，发展管理体制后能。此中Re-entrant Routing应是已行驶过PAR后再一次行驶PAR，但绕过工作规划发展外源退出接线，右图12如下图图甲中。MPPR则是根据的区别耗电表（Cost tables）来行驶PAR再三，经途发展对每一家PAR更替评分系统标准来认可好路径并使用，此中评分系统标准根据是未接线的连线最大数、连线延后与时序束厄缩手缩脚，右图13如下图图甲中。 竣事语

---现今社会，集成电路财产已成为高手艺财产群的焦点计谋财产，已逐步演变为设想、制作、封装、测试调和成长的财产计划，它正进入以常识产权为立异焦点的新期间。这标记着集成电路财产的合作已由手艺合作、本钱合作进入到智力和常识产权合作的高等阶段。

---FPGA在集成电路设想操纵中据有首要位置，现场可编程性是FPGA凸起的长处。用户经由进程操纵壮大的开辟东西，能在短时候内对FPGA外部逻辑停止频频设想及点窜，直至对劲为止，这大大延长了产物设想开辟周期，前进了终产物机能。是以FPGA以其独占的手艺上风在电子设想范围获得愈来愈普遍的操纵。跟着迷信成长及工艺前进，作为重中之重的集成电路设想业必将碰到更大的挑衅及成长机缘。
 

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